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浙江大学学报（理学版）
浙江大学学报（理学版）  2012, Vol. 39 Issue (05): 535-    
电子科学     
UART IP核的设计及其FPGA实现
 全文: PDF(1144 KB)   HTML ( ) 
摘要： 为了提高UART IP核的可重用性和灵活性，将其中波特率发生器模块设计成自适应的波特率发生器，同时采用异步FIFO作为UART与外部数据交换的缓冲器，实现处理器与UART接口的速度匹配.以IP核的参数化设计为基础进行Verilog HDL编码，在Modelsim SE 6.0上进行仿真验证，然后应用Synplicity公司的Synplify Premier 9.6.2和Synopsys公司的DC 2008分别进行综合优化，并在FPGA上加以实现.结果显示，所提出的设计功能正确，可重用性强.
收稿日期: 2011-04-29 出版日期: 2012-09-20
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贺春芝
夏银水
王伦耀

引用本文:

贺春芝， 夏银水， 王伦耀. UART IP核的设计及其FPGA实现[J]. 浙江大学学报（理学版）, 2012, 39(05): 535-.

链接本文:

https://www.zjujournals.com/sci/CN/Y2012/V39/I05/535

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